Laporan Akhir 1 Flip-flop


Laporan Akhir 1




1. Jurnal [Kembali]




Panel
  1. Panel DL 2203C 
  2. Panel DL 2203D 
  3. Panel DL 2203S
  4. Kabel Jumper
Jumper

Gambar Rangkaian

 Pada rangkaian ini, terdapat D Flip-flop dan JK flip-flop, pada masing-masing terdapat S dan R, S berfungsi untuk mengubah output Q menjadi 1, sedangkan jika R aktif dan S tidak, maka akan mengubah Q menjadi 0.

    Jika ke duanya sama-sama aktif S-R, maka outputnya akan sama-sama 1, dan ini merupakan kondisi terlarang. Untuk mengubah nilai Q dengan sinyal clock, maka kita perlu menjadikan R-S ke 0, lalu kita jadikan input switch pada Q sesuai dengan output yang kita inginkan, selanjutnya kita melakukan trigger pada clock untuk mendapatkan perubahan nilai.
    Selanjutnya pada JK flip-flop, memiliki prinsip yang hampir sama dengan D flip-flop tadi. J dan K sebagai inputan kondisionalnya, dan clock sebagai trigger.
5. Analisa [Kembali]
Percobaan 1
1. Analisa Output yang terjadi pada JK Flip Flop dan D Flip Flop pada setiap kondisi percobaan 
  • Pada JK flip-flop didapatkan nilai Q=0 karena inputnya aktif low dan Q`=1, pada D flip-flip akan bernilai 1 pada Q dan 0 untuk Q`, pin S dan R aktif low.
  • Pada saat B1=0 B0=1 didapatkan pada JK flip-flip Q bernilai satu (1), karena R=1 dan merupakan aktif low pada D flip-flip Q = bernilai 0 karena ada inverter pada yang aktif.
  • Pada saat B1=0 dan B0=0, ini merupakan kondisi terlarang karena di sini RS flip-flip dalam keadaan aktif low, sehingga hasil untuk RS flip-flip dan D flip-flip adalah 1-1-1-1, karena pin SR aktif dua-duanya.
  • Pada saat B1 dan B0 = 1 B2=B5=B4=0, pada ini S=1 dan R=1 nilai yang didapati pada RS adalah 0 1. Pada D kita dapati hasilnya 1-0 sesuai tabel D flip-flip.
  • Pada saat kondisi B0=B1=1, B2=0, B4=B5=1 maka pada JK flip-flip S=R=1, J=0, K=1, outputnya sesuai nilai J, didapatkan Q=0. Pada D didapatkan hasil yang juga 0, karena SR tidak aktif.
  • Pada saat S=R=1, J=1, K=0, D=X, clock pada D, pada JK Q=1 karena J=1 dan K=0. Pada D didapatkan Q=0 karena kondisi sebelumnya tidak berubah.
  • Pada saat S=R=1, J=1, K=1. Wire pada D dan clock diputus, pada JK didapatkan kondisi toggle karena SR tidak aktif.
Percobaan 2
1. Apa yang terjadi jika input T diberi logika 0 ( Low ) ?
  • Jika T tidak aktif, tidak akan terjadi perubahan walaupun diberikan pulsa (sinyal). Karena syaratnya T=1 dan diberikan pemicu/trigger
2. Apa perbedaan ketika input clock T flip flop diberi input rise time dan fall time ?
  • Saat rise time, perubahan akan terlihat saat 0 ---> 1 sedangkan fall time kebalikannya 1 ---> 0.


 6. Video [Kembali]

Video percobaan



7. Link Download [Kembali]
File HTML klik di sini
Rangkaian Simulasi Proteus klik di sini
File Video Rangkaian klik di sini
Datasheet 4073 klik di sini
Datasheet 4070 klik di sini
Datasheet 4030 klik di sini
Datasheet 4025 klik d isini
Datasheet 4009 klik di sini


Komentar

Posting Komentar